DRAM新架构—RPC DRAM崭露头角

2020-02-14来源: EEWORLD关键字:DRAM  RPC

翻译自——eetimes

 

Etron为边缘物联网应用重振了DRAM雄风,Lattice半导体也看到了它的潜力。

 

ab57.com_【官方首页】-爱博关于新兴记忆体如何处理物联网(IoT)所创造的机会,以及如何避免诸如SRAM等昂贵选择的讨论已经众说纷纭。有一家公司认为低引脚数的DRAM可能是突破口。

 

Etron(钰创)公司负责成像和存储产品开发的副总裁兼首席科学家Richard Crisp表示,该公司的DRAM代表了与JEDEC(联合电子设备工程会)路线图上的传统架构的一个分歧,即应用程序不需要不断增长的密度、高速pin码或最新DDR4的所有可用带宽,最新DDR4的最低容量为4GB。他说:“有很多应用程序使用的内存远远少于1千兆比特。人们对拥有合适大小、易于使用的内存很感兴趣。”

 

ab57.com_【官方首页】-爱博Crisp表示,这就对Etron的推动,它希望提供足够的DRAM来满足应用程序的需求,同时减少典型的DDR类型内存的引脚数。ab57.com_【官方首页】-爱博随着该公司沿着开发小型内存的道路前进,全世界都对人工智能(AI)产生了兴趣。“我们当时并没有真正考虑过人工智能,但它确实发生了,我们找到了一个有趣的解决方案。”

 

一个典型的人工智能场景,端点收集所有类型的数据,然后发送到一个集中式的云中进行处理,并使用一个连接两端的大型网络层。但Etron喜欢将端点和边缘区分开来,其中端点是一个从外部世界收集数据的传感器,而边缘是一个本地中央计算机,它可以将多个传感器的数据聚合到一个具有相当高性能的媒体处理器的公共流中。他介绍,这台边缘计算机在向云发送一些情报之前,会对数据流进行自动分析,这就需要比端点更高的性能,但仍有一定的尺寸限制。

 

ab57.com_【官方首页】-爱博Etron的RPC DRAM可以放在扇入式晶圆级CSP (FI-WLCSP)封装中,该封装非常小,消除了衬底以及任何线键合或倒装芯片组装步骤。

 

据Crisp介绍,Etron的解决方案是减少pin-count (RPC) DRAM,以支持AI边缘应用程序,这些应用程序需要相当大的数据存储空间和足够高的带宽,以便能够快速处理数据。RPC DRAM可以提供必要的片外存储器,但只能在芯片内风扇级的CSP (FI-WLCSP)封装中使用,这些封装非常小,可以消除基体以及任何线键或芯片组装步骤。

 

ab57.com_【官方首页】-爱博Lattice半导体战略营销总监Kambiz Khalilian表示,该公司认为Etron的产品有潜力,由于它的外形因素非常小,采用RPC DRAM是理想的选择。“它基本上可以实现与标准DRAM相同的性能,同时拥有更低的引脚数。这对于许多“深度安全网关”应用程序来说是比较理想的,在这些应用程序中,性能/权衡非常重要。在低功耗的小范围内,在带宽无法将所有数据发送回服务器进行处理的情况下,它允许在最合理的地方处理数据(包括边缘)。

 

由于Etron的RPC DRAM的低引脚数小型化WLCSP封装,使用的信号少于传统DDR解决方案的一半,故而Etron的RPC DRAM高带宽是Lattice FPGA理想的互补对象。针数的节省转化为内存接口的FPGA资源需求的减少和更小的PCB组件的占用。

 

Khalilian介绍,在某些情况下,需要的内存要比嵌入在Lattice FPGA中的内存大。这就是RPC DRAM发挥作用的地方。“在很多边缘相机的应用中,每平方毫米都很重要。为了进一步增加RPC DRAM的吸引力,它们可以被堆叠在一块板上,如果需要,仍然可为flash闪存留出空间,这不仅优化了布局,而且解决了功率、性能和大小之间的权衡。

 

Etron的路线图始于一个75 x 75毫米的三板堆栈,包括27 x 27毫米的点阵FPGA和13 x 9毫米的DDR3 DRAM。

 

Objective Analysis首席分析师Jim Handy表示,客户发现了这种技术优点,并将其应用到产品中,这表明Etron的概念是很有潜力的。它使用的串行接口具有较低的针数是行业的发展方向。然而,它正在使用相对低密度的传统DRAM来解决一个正在出现的用例:能够在边缘内部处理更多的数据——这反过来最小化了设备和服务器群之间所需的带宽,例如智能安全摄像头的设计。ab57.com_【官方首页】-爱博“如果你在摄像头附近放置很多智能设备,那么你就不需要很大的带宽,因为你可以进行面部识别,然后将信息发送回服务器。”

 

如今,大多数提供低密度Dram的公司,如ISSI和Alliance Memory,这样做是为了让老产品的生命力,因为传统的内存已经被像美光这样的大公司停用。Handy:“像这样的东西对大公司来说实在是太小了,根本没必要去操心。”Etron采取了不同寻常的步骤,去重新思考和重新设计一些人们会认为是遗留密度的东西。“他们最终得到的是比同样尺寸的SRAM更便宜的产品,而且他们还可以放入一个低引脚数的封装中。”

 

Etron面临的主要挑战是为其技术创造自己的市场。“既然他们的目标是物联网,那么这个市场确实有很大的增长空间。”

 

延伸阅读——RPC (Reduced Pin Count) DRAM

 

在过去的几十年里,DRAM产业的发展方向单一,以追求高密度内存为目标,首先是异步 DRAM,然后发展到DDR5同步DRAM。但台湾的钰创科技(Etron Technology)在今年度消费性电子展(CES 2019)上表示该公司没有走传统路线,而是开发全新的DRAM架构,称为RPC (Reduced Pin Count) DRAM。

钰创科技董事长暨首席技术官卢超群表示,RPC DRAM只使用到一半数量的接脚,既能达到小型化,又能降低成本。他将RPC DRAM定位为小型化穿戴式装置和终端AI子系统的理想选择。卢超群补充说明,为了采用DDR4,现今许多研发小型穿戴式装置的公司必须购买更多不需要的组件,“对于许多开发小型系统的研发人员来说,导入DDR4反而多余。

 

 

钰创的RPC DRAM号称可提供16倍的DDR3带宽,在40接脚的FI-WLCSP封装中仅使用22个开关信号;该公司表示,RPC DRAM在无需增加设计复杂性和成本的情况下,能提供DDR4的容量和带宽。

 

RPC锁定未被满足的市场

 

市场研究机构Objective Analysis的分析师Jim Handy对 EE Times表示:“DRAM的有趣之处在于大厂仅关注每年出货量可达数亿甚至数十亿颗的组件;这为钰创这样的公司提供了机会,前提是它们能够想办法说明标准型动态随机存取内存(commodity DRAM)并不能满足目前的市场需求,并制造出能满足这些市场需求的零组件。这(RPC DRAM)就是一个例子。”

 

在被问到RPC DRAM 可用来解决哪些问题时,Handy 表示:主要是节省成本和空间;钰创提出了一个令人信服的论点,即RPC透过减少I/O接脚数目或以其他方式支持较小的逻辑晶粒(logic die)尺寸,进而(藉由允许公司购买较低密度的组件)降低DRAM和FPGA或SoC 的成本。他补充指出:“我发现节省成本是任何一种新产品最吸引人的理由。”

 

RPC DRAM不仅仅是新DRAM架构的概念,钰创还在CES展上透露该公司已经与莱迪思半导体(Lattice Semiconductor)合作,展出可相容钰创RPC DRAM的莱迪思EPC5 FPGA解决方案。

 

在RPC DRAM架构中发现了哪些传统DRAM所没有的“特点”或“优势”?

 

营销总监Gordon Hands告诉我们:“包括FPGA在内的许多芯片之用户相当重视I/O接脚,它们通常会对设计工程师带来限制;透过消除对单独控制和地址接脚(address pins)的需求,钰创的RPC内存能减少对这些稀少资源的使用。”

 

RPC DRAM无可取代?

 

“目前不需要高密度DRAM的应用通常会使用SRAM,但后者相当昂贵;低密度DRAM是另一种选择,但它们比大多数的设计需要更宽的接口。”

 

在Handy看来,RPC承诺能用更具成本效益的解决方案来取代以上两者,因此只要钰创能坚持到底,他们应该能在市场上获得佳绩。

 

钰创的卢超群指出,缩小内存尺寸是导入穿戴式装置的一个关键因素,内存尺寸太大将是目前的一大缺点。他以Google智能眼镜为例解释,DDR3的带宽足以让智能眼镜撷取与播放影像,但问题是DDR3的9x13mm球门阵列封装(BGA)尺寸使其无法放进智能眼镜。

 

DDR3内存在x16配置的96球BGA封装中,尺寸大约为9 x 13mm;无论晶粒容量多大,采用0.8 mm间距6列、16接脚,最小封装尺寸维持不变,即使改用256 Mbit至8 Gbit任何容量的晶粒,封装体积也是一样。

 

但如果DRAM不是采用BGA封装呢?

 

对此卢超群解释,FI-WLCSP的工艺与BGA不同,“不是一次只封装一颗芯片,而是一片晶圆一整批封装;”而每个封装单元都是半导体晶粒的大小,也就是小型的FI-WLCSP封装内就是一颗小晶粒。他表示:“RPC DRAM是世界上第一款采用FI-WLCSP封装的 DRAM。”

 


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